回路基板 EMI の設計仕様とアプリケーションの説明

PCB回路基板のEMIが何であるか知っていますか? PCI 回路基板の EMI 設計仕様の原則は何ですか?

1. ICの電源処理

1.1) 各 IC の電源 PIN に 0.1UF のデカップリング コンデンサがあることを確認します。 BGA chip の場合、BGA の四隅に 0.1UF と 0.01UF のコンデンサが 8 個必要です。 PCB 配線の電源には、VTT などのフィルタ コンデンサの追加に特に注意してください。 これは、安定性だけでなく、EMI にも影響を与えます。

2. クロックライン処理

2.1) 最初にクロック ラインを使用することをお勧めします。

2.2) 周波数が 66M 以上のクロック ラインの場合、ラインあたりのビア数は 2 を超えず、平均数は 1.5 を超えないものとします。

2.3) 周波数が 66M 未満のクロック ラインの場合、1 ラインあたりのビア数は 3 を超えず、平均数は 2.5 を超えないものとします。

2.4) 長さが 12 インチを超えるクロック ラインの場合、周波数が 20M を超える場合、ビアの数は 2 を超えてはなりません。

2.5) クロックラインにビアがある場合、リファレンス層の高周波電流ループ( 隣接層) は、クロック ラインが変更された後も連続しています。 バイパス コンデンサが配置される電源層は、ビアが通過する電源層で、できるだけビアに近い必要があります。 バイパス コンデンサとビア間の最大距離は 300 MIL を超えてはなりません。

2.6) 原則として、すべてのクロック ラインが島を横断してはなりません。 ここでは、島渡りの 4 つの事例を紹介します。

2.6.1) クロス アイランドは、パワー アイランドとパワー アイランドの間で発生します。 このとき、クロックケーブルは 4 層目の背面 PCB に配線されます。 第 3 層 (電源層) には 2 つの電源アイランドがあり、第 4 層の PCB 配線はこれら 2 つのアイランドを横断する必要があります。

2.6.2) 電源島と地上島の間にクロス島が発生する。 このとき、クロックケーブルは 4 層目の背面 PCB に配線されます。 第 3 層 (電源層) の電源アイランドの中央にグランド アイランドがあり、第 4 層の PCB 配線はこれら 2 つのアイランドを横断する必要があります。

2.6.3) 地上の島と地層の間で島の交差が発生します。 このとき、クロック ラインは PCB の第 1 層に配線され、第 2 層 (ストラタム) の中央にグランド アイランドがあり、PCB の第 1 層の配線はグランド アイランドを横断する必要があります。 アース線が断線しているのと同じです。

2.6.4) クロックラインの下には銅が敷かれていません。 条件が限られている場合、周波数が 66M 以上のクロック ラインは島を横断できません。 周波数が 66M 未満のクロック ラインがアイランドを横切る場合、イメージ パスを形成するためにデカップリング コンデンサを追加する必要があります。 0.1UF コンデンサを 2 つの電源アイランドの間で、クロス アイランド クロック ラインの近くに配置します。

2.7) 2 つのビアと 1 つの島の交差のいずれかの選択肢がある場合、1 つの島の交差が選択されます。

2.8) クロック ケーブルは、I/O 側のボード エッジから 500 MIL 以上離す必要があり、I/O ケーブルと一緒に歩いてはなりません。 それができない場合は、クロック ケーブルと I/O ポート ケーブルの間の距離を 50 MIL 以上にする必要があります。

2.9) クロック ラインが第 4 層で実行されている場合、クロック ラインの基準層 (電源プレーン) は、クロックに電力を供給する電源プレーン上にできるだけ離れている必要があります。 他の電源プレーンを参照するクロックが少ないほど、優れています。 さらに、周波数が 66M 以上のクロック ラインの基準電源プレーンは、3.3V 電源プレーンでなければなりません。

2.10) クロックライン間の距離は 25 MIL より大きくなければなりません。

2.11) クロックラインの入線と出線はできるだけ離す。 同様のスレッド方法を避けるようにしてください。

2.12) クロック ラインが BGA およびその他のデバイスに接続されている場合、クロック ラインがレイヤーを変更する場合は、PCB ルーティング フォームの使用を避けるようにしてください。 BGA の下にビアを走らせず、できれば H PCB 配線フォームを使用してください。

2.13) すべてのクロック信号に注意を払い、AUDIO CODEC の AC を含むクロックを無視しないでください_ FS3-FS0 に特に注意してください。 名前からして時計ではありませんが、実は時計です。

2.14) クロック チップのプルアップおよびプルダウン抵抗は、クロック チップにできるだけ近づける必要があります。

3. I/O ポート処理

3.1) PS/2、USB、LPT、COM、SPEAK OUT、GAME を含む各 I/O ポートは 1 つのグランドに分割され、一番左と一番右がデジタル グランドに接続され、幅は少なくとも 200MIL または 3 つのビア、およびその他の場所はデジタル グランドに接続されていません。

3.2) COM2 ポートがピン タイプの場合は、できるだけ I/O グランドに近づける必要があります。

3.3) I/O 回路 EMI デバイスは、I/O SHIELD のできるだけ近くに配置する必要があります。

3.4) I/O ポートの電源層と層を島に分け、Bottom 層と TOP 層を舗装し、信号が島を横切らないようにする (信号線は PORT から直接引き出す) 、および I/O ポートでの長距離 PCB 配線は許可されていません)。 I/O ポート処理のリファレンスを示します。

4. 注意事項

A. PCB 設計エンジニアは、EMI PCB 設計仕様に厳密に従わなければなりません。 EMI エンジニアには検査する権利があります。 PCB 設計エンジニアは、EMI PCB 設計仕様への違反によって引き起こされた EMI テストの失敗について責任を負うものとします。

B. EMI エンジニアは、PCB 設計仕様の責任を負い、EMI PCB 設計仕様に厳密に従いますが、それでも EMI テストに失敗します。 EMI エンジニアは、ソリューションを提供し、それらを EMI PCB 設計仕様に要約する責任があります。

C. EMI エンジニアは、各周辺ポートの EMI テストに責任を負い、テストを怠ってはなりません。

D. 各 PCB 設計エンジニアは、PCB 設計仕様を提案し、質問する権利を有します。 EMIエンジニアは、質問に答え、エンジニアの提案を実験で確認した後、PCB設計仕様を追加する責任があります。

E. EMI エンジニアは、EMI PCB 設計のコストを削減し、使用する磁気ビーズの数を減らす責任があります。