説明によるPCB

ビアは多層 PCB の重要なコンポーネントの 1 つであり、穴あけのコストは通常 PCB 製造コストの 30% から 40% を占めます。 つまり、PCB 上の各穴はビアと呼ばれます。

機能の観点から、ビアは次の 2 つのカテゴリに分類できます。

まず、層間の電気的接続として使用されます。

第二に、デバイスの固定または位置決めに使用されます。

プロセスの観点から、これらのビアは一般に、ブラインド ビア、埋め込みビア、スルー ビアの 3 つのカテゴリに分類されます。

1. 止まり穴

プリント基板の上下面にあり、ある程度の深さがあります。 表面のラインと下の内側のラインをつなぐために使用します。 穴の深さは通常、特定の比率 (開口部) を超えません。

2.埋もれた穴

プリント回路基板の内層にある接続穴を指し、プリント回路基板の表面には達しません。 上記の 2 種類の穴は、回路基板の内層にあります。 ラミネートの前に、スルーホール形成プロセスを使用して穴を完成させます。 穴形成プロセス中に、いくつかの内層が重なる場合があります。

3.スルーホール

この穴は回路基板全体を貫通しており、内部相互接続やコンポーネントの取り付け位置決め穴として使用できます。

スルー ホールは技術的に実現しやすく、低コストであるため、ほとんどのプリント回路基板では、他の 2 種類のスルー ホールの代わりにスルー ホールが使用されます。 次のビアは、特に指定がない限り、スルーホールと見なされます。

設計の観点から、ビアは主に 2 つの部分で構成されます。1 つは中央のドリル穴で、もう 1 つはドリル穴の周囲のパッド領域です。 これら 2 つの部分のサイズによって、ビアのサイズが決まります。 明らかに、高速で高密度の PCB を設計する場合、EDA365 電子フォーラムは、設計者と同様に、ビアが小さいほど良いことを常に望んでおり、それにより、ボード上により多くの配線スペースを残すことができます。 また、ビアが小さいほど寄生容量が小さくなり、高速回路に適しています。 しかし、ホールサイズの縮小はコストアップにもつながり、ビアのサイズは際限なく縮小することはできない。 穴あけ、メッキ、その他の技術によって制限されます。穴が小さいほど、穴あけに時間がかかり、中心からずれやすくなります。 また、穴の深さがドリル径の6倍を超えると、穴の壁を均一に銅メッキすることができなくなります。

たとえば、通常の 6 層 PCB の厚さ (スルーホールの深さ) が 50Mil の場合、通常の条件下では、PCB メーカーが提供する穴の直径は 8Mil にしか達しません。

レーザー穴あけ技術の発展に伴い、穴あけのサイズもますます小さくなっています。 一般に、直径が 6Mil 以下のビアはマイクロポアと呼ばれます。 マイクロホールは、HDI (高密度相互接続構造) 設計でよく使用されます。 マイクロホール技術により、ビアをパッド上に直接打ち抜くことができ (Via in pad)、回路性能が大幅に向上し、配線スペースが節約されます。

伝送ライン上のビアは、不連続なインピーダンスを持つブレークポイントとして動作し、信号の反射を引き起こします。 一般に、ビアの等価インピーダンスは伝送線路の等価インピーダンスよりも約 12% 低くなります。 たとえば、50 オームの伝送ラインのインピーダンスは、ビアを通過するときに 6 オーム減少します (具体的には、減少ではなく、ビアのサイズとプレートの厚さに関係します)。

ただし、ビアの不連続インピーダンスによって引き起こされる反射は実際には非常に小さく、その反射係数は次のとおりです。

（44-50）/（44+50）=0.06

ビアによって引き起こされる問題は、寄生容量とインダクタンスの影響により集中しています。

1. ビアの寄生容量

ビア自体には、グランドに対する寄生容量があります。 舗装上のビアのアイソレーション ホールの直径が D2、ビア パッドの直径が D1、PCB の厚さが T、ボード基板の誘電率が ε であることがわかっている場合、 ビアの寄生容量は次のようになります。

C=1.41 ε TD1/（D2-D1）

ビアの寄生容量は、主に信号の立ち上がり時間を延長し、回路の速度を低下させることにより、回路に影響を与えます。

たとえば、厚さが 50Mil の PCB の場合、内径が 10Mil でパッドの直径が 20Mil のビアが使用され、パッドとグランド銅領域の間の距離が 32Mil の場合、寄生容量を概算できます。 上記の式によるビアの静電容量：

C=1.41x4.4x0.050x0.020/（0.032-0.020）=0.517pF

静電容量のこの部分によって生じる立ち上がり時間の変動は次のとおりです。

T10-90=2.2C（Z0/2）=2.2×0.517×（55/2）=31.28ps

これらの値からわかるように、単一のビアの寄生容量によって引き起こされる立ち上がり遅延の影響は明らかではありませんが、EDA365 電子フォーラムは、ルーティングの層間スイッチングにビアが繰り返し使用されるかどうかを慎重に検討するよう設計者に通知しています。

2. ビアの寄生インダクタンス

同様に、ビアには寄生コンデンサと寄生インダクタがあります。 高速デジタル回路の設計では、ビアの寄生インダクタンスが寄生容量よりも多くの害をもたらすことがよくあります。 その寄生直列インダクタンスは、バイパス コンデンサの寄与と電源システム全体のフィルタリング効果を弱めます。

次の式を使用して、ビア近似の寄生インダクタンスを簡単に計算できます。

L=5.08h［ln（4h/d）+1］

ここで、L はビアのインダクタンス、h はビアの長さ、d は中央のドリル穴の直径です。 式から、ビアの直径はインダクタンスにほとんど影響を与えず、ビアの長さはインダクタンスにほとんど影響を与えないことがわかります。

上記の例を使用して、次のようにビアのインダクタンスを計算できます。

L=5.08x0.050［ln（4x0.050/0.010）+1］=1.015nH

信号の立ち上がり時間が 1ns の場合、等価インピーダンスは次のようになります。

XL=πL/T10-90=3.19Ω

高周波電流が流れる場合、このようなインピーダンスは無視できません。 特にバイパスコンデンサは、電源層と層を接続する際に2つのビアを通過させる必要があるため、ビアの寄生インダクタンスが倍増します。

3. 高速基板のスルーホール設計

上記のビアの寄生特性の分析を通じて、高速 PCB 設計では、一見単純なビアが回路設計に大きな悪影響をもたらすことが多いことがわかります。

ビアの寄生効果によって引き起こされる悪影響を減らすために、設計で次のことを試みることができます。

A. コストと信号品質を考慮して、適切なサイズのビアが選択されます。 たとえば、6 ～ 10 層のメモリ モジュール PCB 設計の場合、10/20Mil (穴あけ/パッド) ビアを選択することをお勧めします。 一部の高密度の小型ボードでは、8/18Mil ビアの使用を試みることもできます。

現在の技術的状況では、より小さなビアを使用することは困難です。 電源やアース線のビアは、インピーダンスを下げるためにサイズを大きくすることが考えられます。

B. 上記の 2 つの式から、ビアの 2 つの寄生パラメータを減らすには、より薄い PCB を使用することが有益であると結論付けることができます。

C. 電源とグランドのピンは、近くに打ち抜かなければなりません。 ビアとピンの間のリードが短いほど、インダクタンスが増加するため、より良い結果が得られます。 同時に、インピーダンスを減らすために、電源とグランドのリード線をできるだけ太くする必要があります。

D. PCB 上の信号配線は、可能な限り層を変更しないでください。つまり、不要なビアを最小限に抑える必要があります。

E. 信号層を変更するためのビアの近くにいくつかの接地ビアを配置して、信号の近くの回路を提供します。 PCB に多数の冗長接地ビアを配置することもできます。 もちろん、デザインも柔軟である必要があります。

上記のビア モデルは、各レイヤーにパッドがある場合です。 場合によっては、一部のレイヤーからパッドを減らしたり、削除したりすることさえできます。

特に、ビア密度が非常に高い場合、銅層の回路を切断する溝が発生する可能性があります。 この問題を解決するには、ビアの位置を移動するだけでなく、銅層のビアのパッド サイズを縮小することも検討できます。

ビアの使用方法: ビアの寄生特性に関する上記の分析から、高速 PCB 設計では、一見単純なビアの不適切な使用が回路設計に大きな悪影響をもたらすことが多いことがわかります。